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vhdl 稍微老久一些,用起来还可以,受c语言影响大,要加入头文件,声明函数 但又不太像c,不仅仅是并行不并行。存在周期比较长,像c一样 维护了很多的库文件。veriLOG 做的有点现代化语言便捷了一些,像python java, 用起来更像c语言。@H_406_1@
vhdl常用知识
1.function 和 PRocedure 过程区别,function 不消耗时间不能使用任何等待语句,procedure 可以使用等待所以称为过程语句
2. := 立即赋值语句 变量只能用这个。 => 指示链接指示不指示方向
3.vhdl长使用 a(0) &a(1) = a(1)&a(2) 来实现移位操作,‘&’操作并不是指c语言的按位与,而是合并组装的意思,bIT(0)&bit(1) ,"0"&a 指的是在a高位添加一位,假如a原来是8bits后变为9bits,同时该功能常被用于延迟信号 a(55 downto 0) 假如我每次只用a(0),我通过移位可以实现最大56个时钟延迟
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